基于FPGA数字时钟的设计任务书

论文题目

基于FPGA数字时钟的设计

论文完成时间

2019年   月   日——   2020  年   月    日

一、毕业设计（论文）的内容要求：

本设计采用VHDL语言，基于FPGA器件设计信号发生器，用硬件描述语言完成信号发生器所需的各种信号波形相关模块的设计，并对整个系统进行仿真，验证设计的正确性，要求该设计在简单的情况下实现多种波形的输出。

    设计及论文要求：（1）对信号发生器工作原理进行简单介绍；（2）使用VHDL语言进行模块设计；（3）对设计系统进行仿真；（4）在实验箱上调试试验；（5）论文结构要完整、观点清晰、论述要流畅；（6）毕业论文的正文字数要求在6000字以上，毕业设计要求附有相关设计材料。论文应当书写文献综述，字数不少于1000字，参考文献不少于10篇。

二、毕业论文（设计）的基本环节

第一环节：

搜集资料，写开题报告并提交

1.复习复习EDA技术，复习VHDL程序的编程方法的相关知识；

2.从图书馆查阅相关技术资料；

3.查阅“单片机与FPGA总线接口系统的设计”相关资料。

第二环节：

1.整理材料。

2.写出论文写作提纲。

3.把论文写作的提纲提交给指导老师。

第三环节：

1.写作论文并提交第一次论文稿件，请指导老师指导。

2.进一步修改论文，交第二次论文稿件，请指导老师审阅。

3.论文修改完成，交论文定稿，准备答辩。

第四环节：准备论文答辩

三、毕业设计（论文）格式要求

按照《河北省学士学位论文写作指南》中规定格式写作。

四、毕业设计（论文）进度安排（以周为单位）

第七学期：

第17周，传达毕业论文要求及有关规定，下达任务书。

第八学期：

第1周：搜集资料，学生撰写开题报告并完成。

第2周：查阅文献资料，整理资料，撰写论文。

第3周：写出第一稿，上交指导老师。修改一稿，写出第二稿，再上交给老师指导。

第4周：仿真测试，之后在实验箱上进一步验证。中期检查。

第5周：修改第二稿，再上交给老师指导。

第6周：进一步修改二稿，写出第三稿。

第7周：完成论文终稿。进行交叉评阅，给出成绩，准备答辩。

第8周：准备答辩，完成最终成绩评定。

五、主要参考文献：

[1]谭会生,张昌凡.EDA技术及应用[M].西安：西安电子科技大学出版社,2016.8

[2]潘松,黄继业.EDA技术实用教程[M].北京:科学出版社,2013.8

[3] 万隆,巴奉丽. EDA技术及应用[M].北京: 清华大学出版社,2011.10

[4] 万隆,巴奉丽. EDA技术及应用[M].北京: 清华大学出版社,2011.10

[6]辛春艳.VHDL硬件语言[M].北京:国防工业出版社,2002.1

[7]杨恒，李爱国，王辉，等.FPGA/CPLD最新技术指南[M].北京：清华大学出版社,2005.1

[8]刘婉.FPGA设计与应用[M].北京:清华大学出版社,2006.1

指导教师签名：

年     月     日

院（系部）论文工作领导小组意见：

负责人签章：                   年     月     日