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高速数据采集具有系统数据吞吐率高的特点，要求系统在短时间内能够传输并存储采集结果。因此，采集数据的快速存储能力和容量是制约加快系统速度和容许采集时间的主要因素之一。通常用于数据采集系统的存储器有先进先出存储器(FIFO，First-In-First-Out)、双端口RAM以及静态RAM等，但是容量小，已经不能满足高速数据采集系统的需求。目前市场上的SDRAM具有工作频率高、容量大、功耗低的特点，而且在价格上也占有很大的优势；数据位宽可以达到64bit，完全适用于高速数据采集系统。但是SDRAM控制相对复杂，而且需要定时刷新，是系统设计的一个技术难点。本设计的主要任务就是基于FPGA设计一个SDRAM控制器，让它可以工作在FULL-PAGE模式下，并形成工程可用的控制模块。
在上述应用背景下，本文主要做了以下几方面的工作：
1、 了解常用内部存储器结构、工作原理和主流技术。
其中，简要介绍了内存存储技术的发展；联系本设计实际要求，着重介绍了SDRAM的主要信及命令、读写控制方式，分析了SDRAM在各种工作模式下的工作时序及其可行性等基础知识。
2、 设计完成SDRAM读写控制器。
SDRAM是一种在外部同步时钟控制下完成数据读入和写出的DRAM。它像一般的DRAM一样需要周期性的刷新操作，访问前必须依序给出行地址和列地址。然而 SDRAM的输入信号都用系统时钟的上升沿锁存，使器件可以与系统时钟完全同步操作。它内嵌了一个同步控制逻辑电路以支持突发方式进行的连续读写，能够达到比传统异步DRAM快数倍的存取速度。而且只要给出首地址就可以对一个存储块进行访问，不需要系统产生和维持个别地址。另外，它具有的可编程工作模式和突发长度使其具体使用十分灵活。在本设计中，将基于FPGA、利用VHDL语言编程设计实现在FULL-PAGE模式下和突发模式下的SDRAM控制逻辑，设计实现多路读写控制器设计。
3、 设计测试方案，在实际系统中测试通过。
在数据通信中,需要对上行或下行数据存储这些数据可能是突发的大量数据，也可能是固定的一定数据，因此要用到 SDRAM存储数据。因此设计需要一个SDRAM控制器，以便对 SDRAM进行控制。用 VHDL作为设计语言，具有简单、通用等优点。本设计通过对SDRAM的控制操作命令分析，设计控制逻辑完成SDRAM的读写操作，并通过并行状态机减小系统时延，提高吞吐率，形成工程上可用的设计模块。 依托科研项目所开发的实际硬件平台，在Xilinx公司的Spartan-3 FPGA中仿真、综合，并在实际系统中测试通过。
依据本课题的要求，本文的内容从以下几方面展开。首先对SDRAM进行简介，包括其存储原理、主要信号及命令等。接下来，着重介绍了SDRAM控制器的设计，包括SDRAM的读写时序、各种操作以及在Full-Page模式下控制器的工作流程等。最后是对SDRAM控制器功能的测试与分析，并对整个设计做出总结。
